QC-LDPC码编码器的FPGA实现
- 详情
- 2021-09-10
- 简介
- 221KB
- 页数 未知
- 阅读 98
- 下载 28
准循环低密度奇偶校验(QC-LDPC)码具有优异的纠错性能,已被纳入空间数据系统咨询委员会(CCSDS)的近地轨道通信标准。分析了QC-LDPC码的特点,提出一种基于生成矩阵的编码方法。该方法利用循环矩阵特性简化生成矩阵的存储模式,减少了资源消耗,同时利用循环移位寄存器和累加器实现矩阵乘法,降低了编码算法复杂度。在Xilinx xc4vsx55 FPGA上,采用VHDL语言实现了CCSDS标准中(8176,7154)LDPC编码器的设计。仿真结果表明,设计的编码器资源占用较少,吞吐量约为228 Mbit/s。
对不起,您暂无在线预览权限,如需浏览请
立即登录热门商品
相关推荐
QC-LDPC码编码器的FPGA实现 221KB
基于快速编码算法的QC-LDPC码编码器设计与实现 113KB
可重构无线HDMI的高吞吐量LDPC码编码器设计 379KB
编码器输出码组 29KB
单编码器和双编码器 102KB
基于FPGA的MPEG-4视频编码器设计 735KB
基于FPGA的可重构视频编码器设计 524KB
楼层编码器怎样编码 31KB
双编码器 42KB
LDPC码译码器通用模块的FPGA设计 145KB